PCBレイアウトベストプラクティス：プロフェッショナル設計のための25の必須ルール（2025年版）

ルール1:重要な部品を最初に配置する

固定位置または厳格な要件を持つ部品から始めます:

1. コネクタと取り付け穴 - これらが基板エッジと機械的制約を定義します
2. 高ピン数IC - プロセッサ、FPGA、マイコンが配線の骨格を形成します
3. 電源部品 - レギュレータ、インダクタ、大容量キャパシタには特定の熱/EMIゾーンが必要です
4. RF/アンテナ部品 - キープアウトゾーンとインピーダンス要件が配置を決定します

高ピン数プロセッサは基板の中央に配置します - これにより平均配線長が最小化され、 ビア数が減少します。中央配置のMCUは、エッジ配置と比較して総配線長を 20-30%削減できます。

ルール2:関連部品をグループ化する

一緒に動作する部品は、一緒に配置する必要があります。この原則は以下に適用されます:

• 機能ブロック - すべての電源部品を1つのエリアにまとめます
• 信号チェーン - 入力から出力まで基板上を論理的に流れるようにします
• デカップリングキャパシタ - 関連するICの電源ピンから3mm以内に配置します

ルール3:アナログとデジタルセクションを分離する

デジタルスイッチングノイズは、敏感なアナログ信号を破損させる可能性があります。 物理的な分離を実装します:

• アナログ部品を基板の片側に、デジタル部品をもう片側に配置します
• アナログとデジタル配線の間に少なくとも20ミル(0.5mm)の間隔を維持します
• アナログ信号をクロックラインやスイッチング電源から離して配線します
• 敏感なセクション間にガードトレースまたはグランドプレーンを使用します

交差が避けられない場合は、アナログとデジタル配線を90度で交差させ、カップリングを最小化します。

ルール4:部品を一貫して配向する

一貫した方向は組み立てを高速化し、エラーを減らします:

• 極性のある部品 - すべてのダイオードを同じ方向に、すべての電解キャパシタの+を同じ方向に向けます
• IC - ピン1の方向を一貫させます(すべて北、またはすべて西)
• 抵抗/キャパシタ - 同じ値には同じ回転を適用します

この一貫性により、ピックアンドプレースマシンの効率が向上し、 組み立て時の目視検査が容易になります。

ルール5:SMD部品を片面に配置する

コスト効率の良い組み立てのため、すべてのSMD部品を基板の表面に配置します。 これにより、組み立てが2回のリフローから1回に削減され、通常組み立てコストが30-40%削減されます。

両面を使用する必要がある場合:

• より大きく重い部品を底面に配置します(表面リフロー時に所定の位置に留まります)
• スルーホール部品を波はんだ用に上面に配置します
• 底面部品が上面配置に影響を与えるキープアウトゾーンを考慮します

ルール6:配線を短く直接的に保つ

配線の長さ1ミリメートルごとに、インダクタンス、抵抗、ノイズ拾いの可能性が追加されます。 短い配線を優先すべき箇所:

• 高速信号 - USB、SPIクロック、データラインは15cm(6インチ)未満
• アナログ信号 - 特にノイズに敏感な高インピーダンスノード
• 電源配線 - 敏感なICへの電圧降下を最小化

配線が長くなる必要がある場合は、より良いグランドリファレンスを持つ内層への ビア遷移が意味を持つかどうか検討してください。

ルール7:45度角を使用する(90度は絶対に避ける)

鋭い90度コーナーは問題を引き起こします:

• アンテナとして機能し、EMIを放射します
• 高速信号でインピーダンス不連続を作成します
• 製造時にエッチャントをトラップし、信頼性の問題を引き起こす可能性があります

常に1つの90度コーナーの代わりに2つの45度曲げを使用します。高速信号の場合、 曲線配線はさらに優れており、最もスムーズなインピーダンス遷移を提供します。

ルール8:レイヤー間で水平と垂直の配線を交互にする

これは「直交配線ルール」です - 多層基板で最も重要な原則の1つ:

• 1つのレイヤーで水平配線、隣接レイヤーで垂直配線を行います
• これによりレイヤー間の誘導性クロストークが排除されます
• 配線がより予測可能で整理されたものになります

4層基板(Signal-GND-Power-Signal)の場合、レイヤー1で水平に、 レイヤー4で垂直に配線します(またはその逆)。

ルール9:電流容量に応じた配線幅にする

配線幅は電流要件に合わせる必要があります。IPC-2152標準を使用:

疑問がある場合は、電源用により広い配線を使用します。電源と グランド用に40 mil(1mm)の配線は、ほとんどの設計で安全なデフォルトです。

ルール10:ネット内で一貫した配線幅を維持する

配線途中での幅の変更はインピーダンス不連続を引き起こします。これが最も重要なのは:

• 高速信号 - 幅の変化が反射を引き起こします
• RF配線 - わずかな変動でもインピーダンス整合に影響します

幅を変更する必要がある場合(ファインピッチICに到達するためのネッキングダウンなど)、 急激なステップではなく、テーパーで徐々に遷移させます。

ルール11:連続したグランドプレーンを使用する

連続したグランドプレーンは、PCB設計における最良の味方です:

• すべての信号に低インピーダンスのリターンパスを提供します
• 信号層間のシールドとして機能します
• 熱分散を改善します
• デカップリングキャパシタの配線を簡素化します

4層基板の推奨スタックアップ:

1. レイヤー1:信号(水平配線)
2. レイヤー2:グランドプレーン(連続)
3. レイヤー3:電源プレーン
4. レイヤー4:信号(垂直配線)

ルール12:デカップリングキャパシタを適切に配置する

デカップリングキャパシタは正しく配置された場合にのみ有効です:

• 位置:IC電源ピンから3mm以内(近いほど良い)
• 接続:電源はICピンの前にキャパシタに流れる必要があります
• ビア配置:キャパシタパッドの直近にビアを配置してループインダクタンスを最小化します

デジタルICには階層的キャパシタアプローチを使用します:

• 100nFセラミック - 電源ピンごとに1つ、最も近くに配置
• 10uFセラミック - ICごとに1つ、近くに配置
• 100uFバルク - 基板セクションごとに1つ、過渡電流用

ルール13:分割プレーン上に信号を配線しない

信号がリファレンスプレーンの隙間を横切る場合:

• リターン電流は隙間を迂回する必要があり、大きなループを作成します
• ループはアンテナとして機能し、EMIを放射します
• インダクタンスの増加によりシグナルインテグリティが低下します

プレーンを分割する必要がある場合(個別のアナログ/デジタルグランド用)、 交差点でキャパシタを使用して隙間を橋渡しするか、 連続したリファレンスプレーンを持つ別のレイヤーでそれらの信号を配線します。

ルール14:太い電源配線を使用する

電源とグランド配線は信号配線よりも大幅に広くする必要があります:

• 推奨最小値:中程度の電流には40 mil(1mm)
• 大電流(5-10A):100 mil(2.5mm)またはポリゴンプアーを使用
• 経験則:電源配線は信号配線の2-4倍の幅

太い配線は抵抗(電圧降下の低減)とインダクタンス(過渡応答の改善)を減らします。

ルール15:混合信号用のスターグランディングを実装する

アナログとデジタル回路の両方を持つ基板の場合:

• アナログとデジタルのグランドプレーンを分離します
• 電源入力近く(スターポイント)の単一点でそれらを接続します
• これによりデジタルスイッチングノイズがアナロググランドを通って流れるのを防ぎます

スターポイントは、電源のグランドが基板に接続される場所である必要があります。 すべてのリターン電流は、他の回路を通るのではなく、この点に直接流れます。

ルール16:高速信号のインピーダンスを制御する

高速インターフェースには特定のインピーダンス要件があります:

インピーダンスは配線幅、間隔、リファレンスプレーンまでの距離によって制御されます。 PCBメーカーのスタックアップ計算機やSaturn PCBツールキットなどのツールを使用してください。

ルール17:差動ペアの長さを一致させる

差動ペアは信号タイミングを維持するために長さを一致させる必要があります:

• USB:5 mil(0.127mm)以内で一致、スキューは400ps未満
• HDMI:TMDSペア間で3mm以内で一致
• Ethernet:ペアごとに50 mil(1.27mm)以内で一致

また、ペアの2つの配線間の一貫した間隔を維持します。 タイトカップリングの一般的な間隔は5-10 milです。

ルール18:3Wルールでクロストークを防ぐ

クロストークは、隣接する配線上の信号が互いに干渉する場合に発生します。 3Wルールは以下のように述べています:

配線間の中心間隔は、配線幅の少なくとも3倍である必要があります。

たとえば、配線が10 mil幅の場合、配線を少なくとも30 mil中心間隔 (20 milエッジ間隔)で間隔を空けます。重要な信号には、さらに優れた 分離のために5Wルールを使用します。

ルール19:高速信号のビア遷移を最小化する

ビアはインダクタンスを追加し、インピーダンス不連続を作成します。高速信号の場合:

• 信号ごとにレイヤー遷移を2回以下に制限します
• 信号ビアに隣接してグランドビアを配置します(ビアステッチング)
• インダクタンスを減らすために小さいビア(8 milドリル)を使用します
• 差動ペアの場合、両方の配線に同一のビア構造を使用します

各ビアは約0.5-1nHのインダクタンスを追加します。高周波では、これが 信号品質を低下させる反射を作成します。

ルール20:電源部品の下にサーマルビアを使用する

サーマルビアは、熱い部品から内部銅層に熱を伝達して放散します:

• ビアサイズ:0.3mm(12 mil)直径が一般的
• 間隔:サーマルパッドの下に1.2mmグリッドパターン
• 数量:より多くのビア=より低い熱抵抗
• 充填:最良の結果を得るために銅充填または導電性エポキシ

サーマルビアは部品温度を10-15度C削減でき、 部品寿命を大幅に延長します。

ルール21:熱拡散用の銅プアーを追加する

銅は優れた熱伝導率(400 W/m-K)を持っています。銅プアーを使用して熱を拡散します:

• 電源部品の露出パッドを大きな銅エリアに接続します
• 熱経路を横切る配線で銅プアーを中断しないようにします
• 高電力設計には2oz銅を使用します(標準1ozに対して)
• プアー全体にビアステッチングを追加して内層に接続します

銅プアーを使用する場合、ビアステッチングを忘れないでください - それがないと、プアーは 分離された銅島を作成し、実際にEMIを増加させる可能性があります。

ルール22:発熱部品を間隔を空けて配置する

熱い部品間の熱的相互作用を防ぎます:

• 電源MOSFETを少なくとも5mm離して配置します
• 温度に敏感な部品(水晶、精密抵抗)から電圧レギュレータを離します
• インダクタ(磁場と熱を生成)を敏感なアナログ回路から離して配置します
• 必要に応じてヒートシンクのためのクリアランスを確保します

ルール23:メーカーの最小仕様に従う

すべてのPCBメーカーには最小能力があります。JLCPCB標準プロセスの場合:

最小値の代わりに推奨値を使用すると、歩留まりが向上し、コストが削減されます。 最小仕様での設計は、多くの場合追加料金が発生するか、不合格率が高くなります。

ルール24:適切なシルクスクリーンマーキングを追加する

優れたシルクスクリーンは組み立てを高速化し、デバッグを支援します:

• 参照指定子:部品の近くに配置し、1つまたは2つの方向から読み取り可能
• 極性マーカー:ピン1ドット、+記号、ダイオードカソードバンド
• 基板情報:改訂追跡のための名前、バージョン、日付
• 最小テキスト高さ:読みやすさのために0.8mm(32 mil)
• 最小線幅:0.15mm(6 mil)

ルール25:フィデューシャルとテストポイントを含める

これらの機能は自動組み立てとテストに不可欠です:

フィデューシャル(ピックアンドプレース位置合わせ用):

• L字パターンで少なくとも3つのグローバルフィデューシャル
• 2mmソルダーマスク開口部を持つ1mm直径の銅円
• 基板の反対側のコーナーに配置

テストポイント(デバッグと製造テスト用):

• プローブアクセス用に最小1mm直径
• 重要な電源レール、通信バス、リセット信号に含める
• ベッドオブネイルフィクスチャ用に少なくとも2.5mm離して間隔を空けます