すべてのエンジニアが知るべきPCB設計ルール：40+の必須ガイドライン（2025年版）

PCB設計ルールは、すべての成功した基板の基礎です。これらは設計が正しく製造され、信頼性の高い動作を行い、業界標準を満たすかどうかを決定します。この包括的なガイドでは、すべてのエンジニアが知っておくべき40以上の必須ルール - IPC-2221クリアランステーブルから実践的なDRC設定までをカバーします。

1. 設計ルールが重要な理由

NCAB Groupによると、メーカーに提出されるGerberデータパックの30%以上に問題が含まれています - 設計ルールの競合、不明瞭な情報、仕様の矛盾などです。これらのエラーは次のような問題につながります:

生産の遅延 - 製造業者との問題解決のやり取り
基板の不良 - 制約違反による製造欠陥
信号整合性の問題 - クロストーク、反射、EMI障害
信頼性の問題 - 不適切なクリアランスによる早期の現場故障
コストの増加 - リスピン、再加工、緊急配送

プロのヒント

設計ルールを確定する前に、必ずPCB製造業者の具体的な能力を確認してください。JLCPCBなどの標準メーカーは文書化された仕様を持っていますが、能力は異なります。彼らのルールを目標としてではなく、最小値として使用してください。

2. IPC-2221クリアランス規格

IPC-2221は、IPC(Association Connecting Electronics Industries)が発行するPCB設計の国際的に認められた規格です。電圧、層タイプ、環境条件に基づいて最小導体間隔を定義しています。

2.1 ベアボード最小クリアランス(表6-1)

電圧 (V)	内層	外層コーティングなし	コンフォーマルコート
0-15V	0.05mm (2 mil)	0.1mm (4 mil)	0.05mm (2 mil)
16-30V	0.05mm (2 mil)	0.1mm (4 mil)	0.05mm (2 mil)
31-50V	0.1mm (4 mil)	0.6mm (24 mil)	0.13mm (5 mil)
51-100V	0.1mm (4 mil)	0.6mm (24 mil)	0.13mm (5 mil)
101-150V	0.2mm (8 mil)	0.6mm (24 mil)	0.4mm (16 mil)
151-250V	0.2mm (8 mil)	1.25mm (50 mil)	0.4mm (16 mil)
251-300V	0.2mm (8 mil)	1.25mm (50 mil)	0.4mm (16 mil)
301-500V	0.25mm (10 mil)	2.5mm (100 mil)	0.8mm (32 mil)

2.2 クリアランス vs. クリーページ

その違いを理解することは、安全コンプライアンスにとって重要です:

クリアランス

空気を通して測定された2つの導体間の最短距離。電圧スパイク時のアークフラッシュオーバーを防ぐために重要です。

クリーページ

PCB表面に沿って測定された導体間の最短距離。汚染によるトラッキングを防ぐために重要です。

重要な注意事項

高電圧設計(>500V)の場合、次の式を使用してください: クリアランス = 2.5mm + (V-500) × 0.005mm 外層コーティングなしの導体用。IEC 62368-1などの安全規格では、より厳格な値が必要になる場合があります。

3. トレース幅と間隔のルール

3.1 用途別の最小トレース幅

用途	最小幅	注意事項
標準信号トレース	0.15mm (6 mil)	ほとんどのメーカーで安全
細ピッチBGAブレイクアウト	0.1mm (4 mil)	高度な製造が必要
電源トレース(1A @ 10°C上昇)	0.5mm (20 mil)	1oz銅、外層
電源トレース(3A @ 10°C上昇)	1.5mm (60 mil)	1oz銅、外層
主電源レール(5-10A)	2.5mm (100 mil)+	または銅プレーン/面を使用

3.2 信号間隔の3Wルール

デジタル信号の場合、3Wルールは平行トレース間のクロストークを防ぎます:

トレース間隔 = 3 × トレース幅

例:20 milトレース → 60 mil中心間間隔

重要な信号の場合、より良い絶縁のために5Wルールまたは敏感なアナログ信号用の10Wを使用してください。

3.3 配線方向ルール

2層基板

• トップ層:水平配線
• ボトム層:垂直配線
• 交差とビアを最小化
• ボトムに大きなグランドプレーンを使用

4層以上の基板

• 信号層でH/Vを交互に
• 専用グランドプレーン(L2)
• 専用電源プレーン(L3)
• リファレンスプレーンがEMIを低減

4. ビアとアニュラーリングの要件

4.1 ビアサイズ仕様

ビアタイプ	ドリル直径	パッド直径	アニュラーリング
標準(2層)	0.3mm (12 mil)	0.6mm (24 mil)	0.15mm (6 mil)
標準(4層以上)	0.2mm (8 mil)	0.45mm (18 mil)	0.125mm (5 mil)
マイクロビア(HDI)	0.1mm (4 mil)	0.25mm (10 mil)	0.075mm (3 mil)
IPC Class 3	設計による	設計による	0.05mm (2 mil)最小

4.2 アニュラーリング計算

アニュラーリング = (パッド直径 - ドリル直径) ÷ 2

例:0.6mmパッドと0.3mmドリル = 0.15mmアニュラーリング

良好なビア

ドリル中央、均一なリング

接線

ドリル端がパッド端に接触

ブレイクアウト

ドリルがパッドを超えて延長

製造公差

PCBメーカーは通常±0.075mm(3 mil)のドリル位置決め公差があります。この変動を考慮し、信頼性の高い接続を確保するために、より大きなアニュラーリング(0.15mm以上)で設計してください。

4.3 ビアの電流容量

大電流接続には複数のビアを使用してください。1oz銅の単一の0.3mmビアは約1Aを安全に流すことができます。電源接続の場合:

3A電源トレース:3-4個のビアを並列使用
5A以上の電源接続:ビアアレイまたはより大きなビア(0.5mm以上)を使用
IC下のサーマルビア:熱放散用に1mmグリッドで0.3mmビアを使用

5. 部品配置ルール

5.1 配置優先順序

固定/機械部品 - コネクタ、取付穴、スイッチ
大型ICとプロセッサ - 配線を容易にするため中央に配置
電源部品 - レギュレータ、インダクタを入力電源の近くに
デカップリングコンデンサ - IC電源ピンから3-5mm以内
水晶発振器 - MCUクロックピンにできるだけ近く
残りの受動部品 - 機能別にグループ化し、一貫して配向

5.2 部品間隔ルール

部品タイプ	最小間隔	推奨
SMDからSMD	0.2mm (8 mil)	0.3mm+ (12 mil+)
SMDから端	0.3mm (12 mil)	0.5mm+ (20 mil+)
THTからTHT	0.5mm (20 mil)	1mm+ (40 mil+)
発熱部品	2mm (80 mil)	5mm+ (200 mil+)

5.3 部品配向ルール

すべきこと

✓ すべてのICを同じ方向に配向
✓ 極性キャパシタを一貫して整列
✓ 関連部品をグループ化
✓ 可能な限りすべてのSMDを同じ面に配置
✓ ピン1/極性を明確にマーク

してはいけないこと

✗ スルーホールパッドの後ろにSMDを配置
✗ 基板端の近くに高い部品を配置
✗ 部品で熱経路をブロック
✗ ICの下にテストポイントを配置
✗ 組立パネルの向きを無視

6. 電源とグランドの設計ルール

6.1 電源分配ルール

専用電源プレーンを使用可能な場合(4層以上の基板)
電源をデイジーチェーン接続しない - スターまたは分散トポロジを使用
主電源レール:5-10Aの場合、最小100 mil(2.5mm)トレース幅
電源ビア:プレーン接続用の複数のビア、特に負荷の近く
バルクコンデンサ:電源入力ポイントに配置(10-100µF)

6.2 グランドプレーンルール

グランドプレーン設計チェックリスト

☐ 連続したグランドプレーン(分割を最小化)
☐ すべてのICグランドピンの近くにグランドビア
☐ 基板周囲にビアステッチング
☐ グランド分割を横切る信号トレースなし

☐ すべての信号の短いリターンパス
☐ アナログ/デジタルグランドを分離(必要な場合)
☐ A/Dの単一点グランド接続
☐ 未使用エリアにグランドフィル

6.3 デカップリングコンデンサルール

ICタイプ	コンデンサ値	ピンまでの距離	グランドビア
低速ロジック	100nF	<5mm	コンデンサに隣接
MCU / FPGA	100nF + 10nF	<3mm	コンデンサごとのビア
高速デジタル	100nF + 10nF + 1nF	<2mm	共有ビアアレイ
RF / 精密アナログ	データシートによる	<1mm	プレーンに直接

7. 信号整合性ルール

7.1 伝送線路を考慮すべき時期

信号波長のλ/10(10分の1)より長いPCBトレースは、伝送線路として扱う必要があります:

臨界長 = 立ち上がり時間 × 0.15 × c

ここでc ≈ 150mm/ns(FR4上、速度係数~0.5)

立ち上がり時間	臨界長	例
5ns	75mm	標準ロジック
1ns	15mm	高速CMOS
0.2ns	3mm	DDR3/4、USB 3.0

7.2 インピーダンス制御ルール

インターフェース	インピーダンス	タイプ	許容差
USB 2.0	90Ω差動	差動ペア	±10%
USB 3.0/3.1	90Ω差動	差動ペア	±10%
HDMI	100Ω差動	差動ペア	±10%
Ethernet (RGMII)	100Ω差動	差動ペア	±10%
DDR3/DDR4	40-60Ωシングルエンド	シングルエンド	±10%
PCIe	85Ω差動	差動ペア	±15%

7.3 長さマッチングルール

差動ペア:互いに5 mil(0.127mm)以内でマッチング
DDRデータバス:互いに±25 mil以内、クロックに対して±50 mil以内でマッチング
DDRアドレス/コマンド:クロックに対して±25 mil以内でマッチング
蛇行配線を使用:トレース幅の3倍最小蛇行ギャップで長さをマッチング

8. EMI/EMC設計ルール

8.1 EMI低減ルール

ループ面積の低減

• 信号とリターンパスを近くに保つ
• リターンパスとしてグランドプレーンを使用
• ビア遷移を最小化
• クロック信号を最初に、最短で配線

シールドとフィルタ

• 外層にグランドフィル
• 基板端周りにビアステッチング
• ノイズの多い電源ラインにフェライトビーズ
• I/Oコネクタにフィルタ

8.2 重要なEMIルール

分割プレーン上に信号を配線しない - インピーダンス不連続性を生成し、EMIを放射
90°トレースコーナーを避ける - 45°角度または湾曲トレースを使用(反射とEMIを低減)
クロックトレースを短く保つ - クロック信号はEMI源の第1位
グランドガードトレースを追加 - 敏感なアナログ信号周辺とデジタル/アナログ間
連続したグランドプレーンを使用 - すべての切断は潜在的なEMIアンテナ

EMCテストのヒント

設計にオプションのEMIシールド用のパッドを確保してください。EMCテストで問題が明らかになった場合、基板をリスピンすることなく金属シールド缶を追加できます。

9. 設計ルールチェック(DRC)の必須項目

DRC(設計ルールチェック)は、レイアウトを事前定義された制約に対して自動的に検証します。設計プロセス全体を通してDRCを実行し、最後だけではありません。

9.1 重要なDRCカテゴリ

カテゴリ	チェックされるルール	影響
クリアランス	トレース間、トレース-パッド間、パッド間	製造/ショート
幅	最小トレース幅、ネックダウン	製造/オープン
アニュラーリング	ビア/パッドリングサイズ、ドリル公差	接続の信頼性
接続性	未接続ネット、未配線接続	機能性
プレーン	プレーン間クリアランス、銅スリバー	信号整合性
シルクスクリーン	パッドとの重なり、最小テキストサイズ	組立の明確性

9.2 修正すべき一般的なDRCエラー

クリアランス違反

2つの導体が近すぎます。間隔を広げるか再配線することで修正してください。

未接続ピン

ネットは接続が必要ですが、ピンが浮いています。接続を配線するか、意図的なNCを確認してください。

シルクがパッドに重なる

シルクスクリーンが露出銅に重なっています。テキストを移動するか、ソルダーマスククリアランスを追加してください。

ネットギャップ交差

高速信号がプレーン分割を横切っています。再配線するか、ステッチングビアを追加してください。

10. 製造性設計(DFM)ルール

10.1 ソルダーマスクルール

パラメータ	最小	推奨
マスククリアランス(膨張)	0.05mm (2 mil)	0.075mm (3 mil)
パッド間マスクダム	0.1mm (4 mil)	0.15mm (6 mil)
ソルダーマスクから基板端まで	0.25mm (10 mil)	0.5mm (20 mil)

10.2 シルクスクリーンルール

最小線幅:0.15mm(6 mil) - 薄いと明確に印刷されない可能性
最小テキスト高:0.8mm(32 mil) - 小さいと読めない
パッドへのクリアランス:最小0.15mm(6 mil)
太字フォントを使用:細いストロークは印刷中に消える
ピン1と極性をマーク:組立に不可欠

10.3 サーマルリリーフルール

銅プレーンに接続されたスルーホールパッドにサーマルリリーフを適用:

スルーホール部品:ウェーブはんだ用に常にサーマルリリーフを使用
SMDからプレーン接続:リフロー用にオプション、手はんだには推奨
スポーク幅:0.2-0.3mm(8-12 mil)が一般的
ギャップ幅:0.2-0.25mm(8-10 mil)が一般的

11. 完全な設計ルールチェックリスト

レイアウト前チェックリスト

☐ 製造業者とスタックアップを定義
☐ トレース幅/間隔ルールを設定
☐ ビアサイズとタイプを構成
☐ ネットクラス(電源、信号、高速)を定義
☐ インピーダンス要件を設定

☐ 電圧別にクリアランスルールを構成
☐ 部品間隔ルールを定義
☐ ソルダーマスクとシルクスクリーンルールを設定
☐ DRCを有効化し、初期チェックを実行
☐ 機械的制約を確認

レイアウト後チェックリスト

☐ 最終DRCを実行 - エラーゼロ
☐ すべてのネットが接続されていることを確認
☐ 電源/グランドプレーンの完全性をチェック
☐ デカップリングキャパシタの配置を確認
☐ 差動ペア配線を検証
☐ 長さマッチング要件をチェック

☐ ソルダーマスク開口部を検査
☐ シルクスクリーンの明確性を確認
☐ 必要に応じてテストポイントを追加
☐ フィデューシャルの配置をチェック
☐ Gerberを生成して確認
☐ 発注前にGerberビューアで確認

12. よくある質問

JLCPCBの最小トレース幅は?

JLCPCBは1oz銅の2層基板で5 mil(0.127mm)、4層以上の基板で4 mil(0.1mm)の最小トレース幅をサポートしています。ただし、より良い歩留まりと信頼性のために6 mil(0.15mm)が推奨されます。

電流容量のトレース幅はどのように計算しますか?

IPC-2152の式またはトレース幅計算機を使用してください。1oz銅の外層で10°C温度上昇の場合:低電流では約10 mil/A、非線形に増加します。3Aの場合は約40-50 mil、5Aの場合は約80-100 milを使用してください。

IPC Class 2とClass 3の違いは?

Class 2は専用サービス電子機器(コンピュータ、一般商用)用です。Class 3は高信頼性電子機器(医療、軍事、航空宇宙)用です。Class 3はアニュラーリング(2 mil最小)、導体幅、検査基準に対してより厳格な要件があります。

45°または90°のトレースコーナーを使用すべきですか?

常に45°(面取り)または湾曲コーナーを使用してください。90°コーナーはほとんどの周波数で重大な信号整合性の問題を引き起こしませんが、悪い慣行と見なされ、エッチング中に酸トラップを引き起こす可能性があり、EMIをわずかに増加させます。

デカップリングコンデンサはICにどれくらい近くに配置すべきですか?

物理的に可能な限り近く - 理想的には電源ピンから2-3mm以内です。コンデンサとピン間のトレースインダクタンスは最小化する必要があります。グランドピンがグランドビアに最も近くなるようにコンデンサを配置してください。

ビアステッチングとは何ですか?いつ使用すべきですか?

ビアステッチングは、ビアのアレイを使用して異なる層のグランドプレーンを接続します。基板端周辺(最高周波数の波長の1/20ごと)、敏感な回路周辺、分割グランド領域間で使用して、EMIを低減し、グランドリターンパスを改善します。

混合アナログ/デジタルグランドをどのように扱いますか?

シンプルな設計の場合、単一の固体グランドプレーンを使用し、アナログ/デジタル回路を物理的に分離します。敏感なアナログの場合、電源入力近くの単一点で接続された別々のグランド領域を使用します。デジタル信号をアナロググランド上に配線したり、その逆も決して行わないでください。

2層ではなく4層を使用すべきなのはいつですか?

次の場合に4層を検討してください:設計に高速信号(>25MHz)がある、制御されたインピーダンスが必要、EMIが懸念事項、配線が混雑している、または専用の電源/グランドプレーンが必要な場合。コストの違いは最小限です(プロトタイプ数量で約5-10ドル追加)。

まとめ

PCB設計ルールをマスターすることは、信頼性が高く製造可能な基板を作成するために不可欠です。このガイドのルール - IPC-2221クリアランス規格からDFMベストプラクティスまで - は、業界の数十年の経験を表しています。これらを一貫して適用し、設計プロセス全体を通してDRCチェックを実行し、常に製造業者の具体的な能力を確認してください。

覚えておいてください:良い設計ルールはコストのかかる間違いを防ぎます。適切な制約を事前に設定するために費やした時間は、後のデバッグ、再加工、製造問題に費やす時間を指数関数的に節約します。