PCB-Designregeln die jeder Ingenieur kennen sollte: 40+ wesentliche Richtlinien (2025)

PCB Design-Regeln sind das Fundament jeder erfolgreichen Leiterplatte. Sie bestimmen, ob Ihr Design korrekt hergestellt werden kann, zuverlässig funktioniert und Industriestandards erfüllt. In diesem umfassenden Leitfaden behandeln wir über 40 wesentliche Regeln, die jeder Ingenieur kennen sollte - von IPC-2221 Abstandstabellen bis zu praktischen DRC-Einstellungen.

1. Warum Design-Regeln wichtig sind

Laut NCAB Group enthalten mehr als 30% der Gerber-Datenpakete die an Hersteller übermittelt werden Probleme - einschließlich Design-Regel-Konflikten, mehrdeutigen Informationen und Spezifikationswidersprüchen. Diese Fehler führen zu:

Verzögerungen in der Produktion - Rückfragen mit Fertigern zur Klärung von Problemen
Fehlerhaften Platinen - Fertigungsfehler durch verletzte Constraints
Signalintegritätsproblemen - Übersprechen, Reflexionen und EMI-Ausfälle
Zuverlässigkeitsproblemen - Frühe Ausfälle im Feld durch unzureichende Abstände
Erhöhten Kosten - Neuauflagen, Nacharbeit und beschleunigter Versand

Profi-Tipp

Konsultieren Sie immer Ihren PCB-Hersteller für dessen spezifische Fähigkeiten bevor Sie Design-Regeln finalisieren. Standard-Hersteller wie JLCPCB haben dokumentierte Spezifikationen, aber die Fähigkeiten variieren. Verwenden Sie deren Regeln als Minima, nicht als Zielwerte.

2. IPC-2221 Abstandsstandards

IPC-2221 ist der international anerkannte Standard für PCB-Design, veröffentlicht von IPC (Association Connecting Electronics Industries). Er definiert minimale Leiterabstände basierend auf Spannung, Lagentyp und Umgebungsbedingungen.

2.1 Mindestabstände für blanke Platinen (Tabelle 6-1)

Spannung (V)	Innere Lagen	Extern unbeschichtet	Konformal beschichtet
0-15V	0,05mm (2 mil)	0,1mm (4 mil)	0,05mm (2 mil)
16-30V	0,05mm (2 mil)	0,1mm (4 mil)	0,05mm (2 mil)
31-50V	0,1mm (4 mil)	0,6mm (24 mil)	0,13mm (5 mil)
51-100V	0,1mm (4 mil)	0,6mm (24 mil)	0,13mm (5 mil)
101-150V	0,2mm (8 mil)	0,6mm (24 mil)	0,4mm (16 mil)
151-250V	0,2mm (8 mil)	1,25mm (50 mil)	0,4mm (16 mil)
251-300V	0,2mm (8 mil)	1,25mm (50 mil)	0,4mm (16 mil)
301-500V	0,25mm (10 mil)	2,5mm (100 mil)	0,8mm (32 mil)

2.2 Clearance vs. Creepage

Das Verständnis des Unterschieds ist kritisch für Sicherheits-Compliance:

Clearance (Luftstrecke)

Der kürzeste Abstand zwischen zwei Leitern gemessen durch die Luft. Kritisch zur Vermeidung von Lichtbogenüberschlag bei Spannungsspitzen.

Creepage (Kriechstrecke)

Der kürzeste Abstand zwischen Leitern gemessen entlang der PCB-Oberfläche. Kritisch zur Vermeidung von Kriechströmen durch Verschmutzung.

Wichtiger Hinweis

Für Hochspannungsdesigns (>500V) verwenden Sie die Formel: Clearance = 2,5mm + (V-500) × 0,005mm für externe unbeschichtete Leiter. Sicherheitsstandards wie IEC 62368-1 können strengere Werte erfordern.

3. Leiterbahnbreite und Abstandsregeln

3.1 Minimale Leiterbahnbreite nach Anwendung

Anwendung	Min. Breite	Hinweise
Standard-Signalleitungen	0,15mm (6 mil)	Sicher für die meisten Hersteller
Fine-Pitch BGA Breakout	0,1mm (4 mil)	Erfordert fortgeschrittene Fertigung
Versorgungsleitungen (1A @ 10°C Anstieg)	0,5mm (20 mil)	1oz Kupfer, Außenlage
Versorgungsleitungen (3A @ 10°C Anstieg)	1,5mm (60 mil)	1oz Kupfer, Außenlage
Hauptversorgungsschienen (5-10A)	2,5mm (100 mil)+	Oder Kupferfüllung/-ebene verwenden

3.2 Die 3W-Regel für Signalabstände

Für digitale Signale verhindert die 3W-Regel Übersprechen zwischen parallelen Leiterbahnen:

Leiterbahnabstand = 3 × Leiterbahnbreite

Beispiel: 20 mil Leiterbahnen → 60 mil Mittenabstand

Für kritische Signale verwenden Sie die 5W-Regel oder 10W für empfindliche Analogsignale um bessere Isolation zu erreichen.

PCB Leiterbahnabstände - 3W-Regel Visualisierung

3.3 Routing-Richtungsregeln

2-Lagen Platinen

• Top-Lage: Horizontales Routing
• Bottom-Lage: Vertikales Routing
• Minimiert Kreuzungen und Vias
• Große Massefüllung auf Bottom verwenden

4+ Lagen Platinen

• Wechselnde H/V auf Signallagen
• Dedizierte Masseebene (L2)
• Dedizierte Versorgungsebene (L3)
• Referenzebenen reduzieren EMI

4. Via- und Padring-Anforderungen

4.1 Via-Größen-Spezifikationen

Via-Typ	Bohrdurchmesser	Pad-Durchmesser	Padring
Standard (2-Lagen)	0,3mm (12 mil)	0,6mm (24 mil)	0,15mm (6 mil)
Standard (4+ Lagen)	0,2mm (8 mil)	0,45mm (18 mil)	0,125mm (5 mil)
Micro-Via (HDI)	0,1mm (4 mil)	0,25mm (10 mil)	0,075mm (3 mil)
IPC Klasse 3	Nach Design	Nach Design	0,05mm (2 mil) min

4.2 Padring-Berechnung

Padring = (Pad-Durchmesser - Bohrdurchmesser) ÷ 2

Beispiel: 0,6mm Pad mit 0,3mm Bohrung = 0,15mm Padring

Gutes Via

Bohrung zentriert, gleichmäßiger Ring

Tangentialität

Bohrkante berührt Padkante

Breakout

Bohrung erstreckt sich über Pad hinaus

Fertigungstoleranz

PCB-Hersteller haben typischerweise ±0,075mm (3 mil) Bohrregistrierungs-Toleranz. Entwerfen Sie mit größeren Padrings (0,15mm+) um diese Variation zu berücksichtigen und zuverlässige Verbindungen zu gewährleisten.

4.3 Via-Strombelastbarkeit

Verwenden Sie mehrere Vias für Hochstromverbindungen. Ein einzelnes 0,3mm Via mit 1oz Kupfer kann sicher etwa 1A führen. Für Versorgungsverbindungen:

3A Versorgungsleitung: Verwenden Sie 3-4 Vias parallel
5A+ Versorgungsverbindung: Verwenden Sie Via-Array oder größere Vias (0,5mm+)
Thermische Vias unter ICs: Verwenden Sie 0,3mm Vias auf 1mm Raster für Wärmeableitung

5. Regeln zur Bauteilplatzierung

5.1 Platzierungsprioritäts-Reihenfolge

Fixierte/mechanische Bauteile - Steckverbinder, Befestigungslöcher, Schalter
Große ICs und Prozessoren - Zentral positionieren um Routing zu erleichtern
Versorgungsbauteile - Regler, Induktivitäten nahe Versorgungseingang
Entkopplungskondensatoren - Innerhalb von 3-5mm von IC Versorgungspins
Quarzoszillatoren - So nah wie möglich an MCU Taktpins
Verbleibende Passivbauteile - Nach Funktion gruppieren, konsistent ausrichten

5.2 Bauteilabstands-Regeln

Bauteiltyp	Min. Abstand	Empfohlen
SMD zu SMD	0,2mm (8 mil)	0,3mm+ (12 mil+)
SMD zu Kante	0,3mm (12 mil)	0,5mm+ (20 mil+)
THT zu THT	0,5mm (20 mil)	1mm+ (40 mil+)
Wärmeerzeugende Bauteile	2mm (80 mil)	5mm+ (200 mil+)

5.3 Bauteilausrichtungs-Regeln

Nicht empfohlen

✗ SMD hinter Durchstecklöchern platzieren
✗ Hohe Bauteile nahe Platinenrändern
✗ Thermische Pfade mit Bauteilen blockieren
✗ Testpunkte unter ICs platzieren
✗ Bestückungspanel-Ausrichtung ignorieren

6. Design-Regeln für Versorgungs- und Masseleitungen

6.1 Versorgungsverteilungs-Regeln

Dedizierte Versorgungsebenen verwenden wenn möglich (4+ Lagen Platinen)
Niemals Versorgung in Reihe schalten - Stern- oder verteilte Topologie verwenden
Hauptversorgungsschienen: Mindestens 100 mils (2,5mm) Leiterbahnbreite für 5-10A
Versorgungs-Vias: Mehrere Vias für Ebenenverbindungen, besonders nahe Verbrauchern
Pufferkondensatoren: Am Versorgungseingang platzieren (10-100µF)

6.2 Masseebenen-Regeln

Masseebenen-Design Checkliste

☐ Durchgehende Masseebene (Trennungen minimieren)
☐ Masse-Vias nahe jedem IC Masse-Pin
☐ Via-Stitching um Platinenumfang
☐ Keine Signalleitungen über Massetrennungen

☐ Kurze Rückpfade für alle Signale
☐ Separate Analog/Digital-Massen (falls erforderlich)
☐ Einpunkt-Masseverbindung für A/D
☐ Massefüllung in ungenutzten Bereichen

6.3 Entkopplungskondensator-Regeln

IC-Typ	Kondensatorwert	Abstand zum Pin	Masse-Via
Niedriggeschwindigkeitslogik	100nF	<5mm	Neben Kondensator
MCU / FPGA	100nF + 10nF	<3mm	Via pro Kondensator
Hochgeschwindigkeitsdigital	100nF + 10nF + 1nF	<2mm	Gemeinsames Via-Array
RF / Präzisionsanalog	Laut Datenblatt	<1mm	Direkt zur Ebene

7. Signalintegritäts-Regeln

7.1 Wann Übertragungsleitungen berücksichtigt werden sollten

Jede PCB-Leiterbahn länger als λ/10 (ein Zehntel der Signalwellenlänge) sollte als Übertragungsleitung behandelt werden:

Kritische Länge = Anstiegszeit × 0,15 × c

Wobei c ≈ 150mm/ns auf FR4 (Geschwindigkeitsfaktor ~0,5)

Anstiegszeit	Kritische Länge	Beispiel
5ns	75mm	Standardlogik
1ns	15mm	Schnelles CMOS
0,2ns	3mm	DDR3/4, USB 3.0

7.2 Impedanzkontroll-Regeln

Schnittstelle	Impedanz	Typ	Toleranz
USB 2.0	90Ω differentiell	Differentialpaar	±10%
USB 3.0/3.1	90Ω differentiell	Differentialpaar	±10%
HDMI	100Ω differentiell	Differentialpaar	±10%
Ethernet (RGMII)	100Ω differentiell	Differentialpaar	±10%
DDR3/DDR4	40-60Ω single-ended	Single-ended	±10%
PCIe	85Ω differentiell	Differentialpaar	±15%

7.3 Längenanpassungs-Regeln

Differentialpaare: Innerhalb von 5 mils (0,127mm) zueinander anpassen
DDR-Datenbus: Innerhalb von ±25 mils zueinander anpassen, zum Takt innerhalb von ±50 mils
DDR-Adresse/Kommando: Innerhalb von ±25 mils zum Takt anpassen
Serpentinen-Routing verwenden: Längen mit 3× Leiterbahnbreite minimalem Serpentinen-Abstand anpassen

8. EMI/EMC Design-Regeln

8.1 EMI-Reduzierungs-Regeln

Schleifenflächenreduzierung

• Signal- und Rückpfade nah beieinander halten
• Masseebenen als Rückpfade verwenden
• Via-Übergänge minimieren
• Taktsignale zuerst routen, kürzeste Wege

Abschirmen und Filtern

• Massefüllung auf Außenlagen
• Via-Stitching um Platinenrand
• Ferrit-Perlen auf verrauschten Versorgungsleitungen
• LC-Filter an I/O-Steckverbindern

8.2 Kritische EMI-Regeln

Niemals Signale über geteilte Ebenen routen - Erzeugt Impedanzunstetigkeiten und strahlt EMI ab
90°-Leiterbahnecken vermeiden - 45°-Winkel oder gekrümmte Leiterbahnen verwenden (reduziert Reflexionen und EMI)
Taktleiterbahnen kurz halten - Taktsignale sind die #1 EMI-Quelle
Masse-Schutzleiterbahnen hinzufügen - Um empfindliche Analogsignale und zwischen Digital/Analog
Durchgehende Masseebenen verwenden - Jede Unterbrechung ist eine potentielle EMI-Antenne

EMC-Test-Tipp

Reservieren Sie Pads für optionale EMI-Abschirmungen in Ihrem Design. Falls EMC- Tests Probleme aufzeigen, können Sie Metallabschirmungen hinzufügen ohne die Platine neu aufzulegen.

9. Design Rule Check (DRC) - Das Wichtigste

DRC (Design Rule Check) validiert Ihr Layout automatisch gegen vordefinierte Constraints. Führen Sie DRC während des gesamten Design-Prozesses aus, nicht nur am Ende.

9.1 Kritische DRC-Kategorien

Kategorie	Geprüfte Regeln	Auswirkung
Clearance	Leiterbahn-zu-Leiterbahn, Leiterbahn-zu-Pad, Pad-zu-Pad	Fertigung/Kurzschlüsse
Breite	Minimale Leiterbahnbreite, Verjüngung	Fertigung/Unterbrechungen
Padring	Via/Pad-Ringgröße, Bohrtoleranz	Verbindungszuverlässigkeit
Konnektivität	Unverbundene Netze, nicht geroutete Verbindungen	Funktionalität
Ebene	Ebene-zu-Ebene Clearance, Kupfersplitter	Signalintegrität
Bestückungsdruck	Überlappung mit Pads, minimale Textgröße	Bestückungsklarheit

9.2 Häufige zu behebende DRC-Fehler

Clearance-Verletzung

Zwei Leiter zu nah beieinander. Durch Vergrößern des Abstands oder Umrouten beheben.

Unverbundener Pin

Netz erfordert Verbindung aber Pin ist nicht angeschlossen. Verbindung routen oder absichtliches NC verifizieren.

Bestückungsdruck über Pad

Bestückungsdruck überlappt freiliegendes Kupfer. Text verschieben oder Lötstoppmaske Freiraum hinzufügen.

Netz kreuzt Lücke

Hochgeschwindigkeitssignal kreuzt Ebenentrennung. Umrouten oder Stitching- Vias hinzufügen.

10. Design for Manufacturing (DFM) Regeln

10.1 Lötstoppmasken-Regeln

Parameter	Minimum	Empfohlen
Masken-Clearance (Expansion)	0,05mm (2 mil)	0,075mm (3 mil)
Maskensteg zwischen Pads	0,1mm (4 mil)	0,15mm (6 mil)
Lötstoppmaske zu Platinenrand	0,25mm (10 mil)	0,5mm (20 mil)

10.2 Bestückungsdruck-Regeln

Minimale Linienbreite: 0,15mm (6 mil) - dünnere Linien drucken möglicherweise nicht klar
Minimale Texthöhe: 0,8mm (32 mil) - kleinere Texte sind unleserlich
Clearance zu Pads: 0,15mm (6 mil) Minimum
Fette Schriftarten verwenden: Dünne Striche verschwinden beim Drucken
Pin 1 und Polarität kennzeichnen: Essentiell für Bestückung

10.3 Thermalrelief-Regeln

Wenden Sie Thermalreliefs auf Durchsteckloch-Pads an, die mit Kupferebenen verbunden sind:

Durchsteckbauteile: Immer Thermalreliefs verwenden für Wellenlöten
SMD zu Ebenenverbindungen: Optional für Reflow, empfohlen für Handlöten
Speichenbreite: 0,2-0,3mm (8-12 mil) typisch
Spaltbreite: 0,2-0,25mm (8-10 mil) typisch

11. Vollständige Design-Regeln Checkliste

Pre-Layout Checkliste

☐ Lagenaufbau mit Hersteller definieren
☐ Leiterbahnbreite/Abstands-Regeln festlegen
☐ Via-Größen und -Typen konfigurieren
☐ Netzklassen definieren (Versorgung, Signal, Hochgeschwindigkeit)
☐ Impedanzanforderungen festlegen

☐ Clearance-Regeln nach Spannung konfigurieren
☐ Bauteilabstands-Regeln definieren
☐ Lötstoppmasken- und Bestückungsdruck-Regeln festlegen
☐ DRC aktivieren und erste Prüfung durchführen
☐ Mechanische Constraints überprüfen

Post-Layout Checkliste

☐ Finale DRC durchführen - null Fehler
☐ Alle Netze verbunden verifizieren
☐ Versorgungs-/Masseebenen-Integrität prüfen
☐ Entkopplungskondensator-Platzierung verifizieren
☐ Differentialpaar-Routing validieren
☐ Längenanpassungs-Anforderungen prüfen

☐ Lötstoppmasken-Öffnungen inspizieren
☐ Bestückungsdruck-Klarheit verifizieren
☐ Testpunkte nach Bedarf hinzufügen
☐ Passermarken-Platzierung prüfen
☐ Gerber generieren und verifizieren
☐ Im Gerber-Viewer überprüfen vor Bestellung

12. Häufig gestellte Fragen

Was ist die minimale Leiterbahnbreite für JLCPCB?

JLCPCB unterstützt 5 mil (0,127mm) minimale Leiterbahnbreite für 2-Lagen Platinen mit 1oz Kupfer, und 4 mil (0,1mm) für 4+ Lagen Platinen. Jedoch werden 6 mil (0,15mm) für bessere Ausbeute und Zuverlässigkeit empfohlen.

Wie berechne ich die Leiterbahnbreite für Strombelastbarkeit?

Verwenden Sie die IPC-2152 Formel oder einen Leiterbahnbreiten-Rechner. Für Außenlagen mit 1oz Kupfer und 10°C Temperaturanstieg: ungefähr 10 mils pro Ampere für niedrige Ströme, nicht-linear steigend. Für 3A verwenden Sie ~40-50 mils; für 5A verwenden Sie ~80-100 mils.

Was ist der Unterschied zwischen IPC Klasse 2 und Klasse 3?

Klasse 2 ist für dedizierte Serviceelektronik (Computer, allgemeine Gewerbe). Klasse 3 ist für hochzuverlässige Elektronik (Medizin, Militär, Luft- und Raumfahrt). Klasse 3 hat strengere Anforderungen für Padrings (2 mil Minimum), Leiterbreiten und Inspektionskriterien.

Sollte ich 45° oder 90° Leiterbahnecken verwenden?

Verwenden Sie immer 45° (abgeschrägte) oder gekrümmte Ecken. Während 90° Ecken keine signifikanten Signalintegritätsprobleme bei den meisten Frequenzen verursachen, gelten sie als schlechte Praxis, können Säurefallen während des Ätzens verursachen und EMI leicht erhöhen.

Wie nah sollten Entkopplungskondensatoren an ICs sein?

So nah wie physisch möglich - idealerweise innerhalb von 2-3mm vom Versorgungspin. Die Leiterbahn-Induktivität zwischen Kondensator und Pin sollte minimiert werden. Platzieren Sie den Kondensator mit dem Masse-Pin am nächsten zu einem Masse-Via.

Was ist Via-Stitching und wann sollte ich es verwenden?

Via-Stitching verbindet Masseebenen auf verschiedenen Lagen mittels Via-Arrays. Verwenden Sie es um Platinenränder (alle 1/20 der Wellenlänge bei höchster Frequenz), um empfindliche Schaltkreise und zwischen geteilten Masseregionen um EMI zu reduzieren und Masse-Rückpfade zu verbessern.

Wie gehe ich mit gemischter Analog/Digital-Masse um?

Für einfache Designs verwenden Sie eine einzelne durchgehende Masseebene und halten Analog/Digital-Schaltkreise physisch getrennt. Für empfindliches Analog verwenden Sie separate Masseregionen, die an einem einzigen Punkt nahe dem Versorgungseingang verbunden sind. Routen Sie niemals digitale Signale über Analog- Masse oder umgekehrt.

Wann sollte ich 4 Lagen statt 2 verwenden?

Erwägen Sie 4 Lagen wenn: Ihr Design Hochgeschwindigkeitssignale hat (>25MHz), Sie kontrollierte Impedanz benötigen, EMI ein Problem ist, Routing überfüllt ist oder Sie dedizierte Versorgungs-/Masseebenen benötigen. Der Kostenunterschied ist minimal (~$5-10 mehr für Prototyp- Mengen).

Fazit

Die Beherrschung von PCB Design-Regeln ist essentiell für die Erstellung zuverlässiger, fertigungsfähiger Platinen. Die Regeln in diesem Leitfaden - von IPC-2221 Abstandsstandards bis zu DFM Best Practices - repräsentieren Jahrzehnte Branchenerfahrung. Wenden Sie sie konsistent an, führen Sie DRC-Prüfungen während des gesamten Design-Prozesses durch und verifizieren Sie immer die spezifischen Fähigkeiten Ihres Herstellers.

Denken Sie daran: Gute Design-Regeln verhindern kostspielige Fehler. Die Zeit, die Sie mit der korrekten Einrichtung von Constraints im Voraus verbringen, spart exponentiell mehr Zeit beim Debugging, Nacharbeiten und Fertigungsproblemen später.